verilog2vhdl jest narzędzie, które zostały opracowane dla tych, którzy chcą zamienić istniejący projekt Verilog do VHDL. & Nbsp; generowane VHDL może nie działać tak jest i może wymagać ręcznej korekty, aby zapewnić dopasowanie typu danych VHDL. Ten został opracowany w Javie (1.6.x) w celu platforma to niezależne i dołączone jako wykonywalnego pliku JAR. Kliknij tutaj, aby pobrać z tego wolny tłumacz dla platformy Linux i kliknij tutaj, aby go pobrać dla systemów Windows.
Sposób użycia:
verilog2vhdl -w simple_and.v -Top simple_and_top wymeldowanie simple_and.vhd
LUB
java -jar $ EDAUTILS_ROOT / lib / verilog2vhdl.jar -w simple_and.v -Top simple_and wymeldowanie output.vhd
Istnieją inne przełączniki jak -only_entity tworzenia tylko podmiot correspomding do określonej górnej. Podobnie, nie ma -only_component stworzyć deklarację składnik odpowiadający określonym module
Wymagania .
- Java 2 Standard Edition Runtime Environment,
Komentarze nie znaleziono